SYHS-DRFM高速収集・信号生成ボード

SYHS-DRFMは、2チャネル高速DAC、2チャネル低速ADC、2チャネル高速ADCを統合し、複数バスによる通信・制御に対応する汎用高速収集・生成プラットフォームです。ZYNQコアによるフィルタ、チャネル分割、間引き処理を行います。PS側に1 GB、PL側に2 GBのメモリを搭載し、UART、RS422、GPIO、Ethernetインターフェースを用意しています。

2チャネル収集回路内蔵
2チャネル高速DAC内蔵
豊富なFPGAリソース
大容量DDR3メモリ
豊富なバスインターフェース
外部クロック入力
デバッグ・追加開発用JTAG

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仕様ブロック図取扱上の注意

技術データ

技術仕様

仕様は製品カタログに基づきます。構成と動作条件については技術担当者にお問い合わせください。

SYHS-DRFM 技術仕様
項目	仕様／代表値
DAC性能
出力周波数	対応： 9kHz–6GHz
分解能	16bit
チャネル数	独立デュアルチャネル
サンプリングレート	最大 12.6 GSPS (設定可能)
SFDR	≤-83dBc@1.8G
出力信号電力	-10dBm @ 50Ω (微調整可能)
チャネル数	2 チャネル
結合方式	チャネル1：AC結合、チャネル2：DC結合
高速ADC性能
分解能	14bit
サンプリングレート	最大 1.25 GSPS (設定可能)
SNR	60dBFS@375MHz，1GSPS
SFDR	70dBFS@375MHz，1GSPS
チャネル数	独立デュアルチャネル
ENOB	9.6bit
アナログ入力（Ai）	1.46Vp-p≤Ai≤1.94Vp-p
サンプリング帯域幅	≤625MHz
結合方式	AC結合
低速ADC性能
分解能	16bit
サンプリングレート	最大 80 MSPS (オプション)
SNR	77.6dBFS@7MHz
SFDR	93dB FS@7MHz
チャネル数	独立デュアルチャネル
ENOB	12.6bit
チャネル数	独立デュアルチャネル
チャネル間アイソレーション	93dBc
FPGA性能
型番	XC7Z100-2FFG900I
プロセッサ	デュアルコアARM Cortex-A9 MPCore、最大1GHz
ロジックセル数	444K
LUTs	277.4K
ブロックRAM	26.5Mb
DSP	2020
フリップフロップ数	554.8K
メモリ
DDR3	PS: 1GB at 1600MT/s; PL: 2GB at 1600MT/s
SDカード	32GB 標準
デュアルQSPIフラッシュ	2*256Mbit
通信
QSFP：データレート40Gbps	対応
USBデバッグ用シリアルポート	対応
汎用GPIOポート	対応
入力クロック周波数	100MHz (内部／外部を選択可能)
信号形式	AM、FM、CW、FMCW内蔵（その他は追加開発）
一般仕様
電源	+12V DC / ≤2.5A (全機能動作時)
外形寸法（長さ×幅×高さ）	181 mm × 100 mm × 38.3 mm (ヒートシンク付き)
質量	≤680g